更快的處理器和復雜的移動設備讓芯片在實現理想的性能方面有巨大壓力。隨著芯片設計逐漸延伸到40nm以下，甚至達到28nm，受晶圓的極端漏電流效應影響，芯片良率正經受挑戰。在28nm節點，晶圓加工廠商仍可以在小基板上生產傳統MOSFET，但良率會因此而降低。

    Soitec的全耗盡(fullydepleted,FD)硅晶圓有望解決漏電流問題。Soitec使用絕緣體上硅(SOI)技術，將一層超薄的FD層覆蓋在晶圓上，作為阻隔以顯著減少漏電流，提升良率并大幅提升性能。這樣芯片速度更快，頻率更高，而功耗則會更低。使用FD方法經證明非常有效，現在已經是國際半導體技術路線圖(ITRS)的一部分。

    標準的FD基板MOSFET形成于非摻雜全耗盡晶圓頂層之上。Soitec將其厚度控制在5埃（1埃為一百億分之一米）。采用FD晶圓后，采用現有IP的傳統CMOS電路可以縮小至20nm，良率也足以讓利潤得到保證。供電電壓會下降到0.6V，節電效果極好。低功耗可以為消費者帶來顯著的好處，例如連續4個小時瀏覽網頁、2.5個小時觀看高清視頻、進行2個小時的高清視頻拍攝或者支持典型智能手機一整天的使用。

    為達到更小的尺寸，在FD頂層實現獨特的FinFET設計得到了越來越多的支持。源級和漏極之間的距離更接近，和注入材料共同形成電路。柵極包裹在結構周圍。“垂直”設計拋棄了所有之前的IP，這意味著芯片需要重新設計。雖然這樣做會很貴，但卻能讓工藝深入到10nm，實現更多的性能提升。此外，新的垂直FinFET所需的工藝步驟有明顯減少（20%-25%），進一步提升了良率和利潤。

    盡管FinFET設計現在并沒有被采用，但無疑會出現在很多芯片公司線路圖上，因為它們正艱難地維持著摩爾定律。而且，物理和優秀的晶圓設計能讓我們實現LTE手機和平板所需的更高的速度和更低的功耗。